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From ca6ed5b676bc62b4e1d6ece5fc508a37b501cbe5 Mon Sep 17 00:00:00 2001
From: Dave Airlie <airlied@redhat.com>
Date: Fri, 29 Sep 2017 12:15:46 +1000
Subject: [PATCH 1941/4131] amdgpu/pp: rewrite polaris pwrvirus upload code.
This reduces the pwrvirus table size by 30k, by moving the
sequences of writes to the data register into blocks.
Signed-off-by: Dave Airlie <airlied@redhat.com>
Signed-off-by: Alex Deucher <alexander.deucher@amd.com>
---
.../gpu/drm/amd/powerplay/inc/polaris10_pwrvirus.h | 10797 +++----------------
.../drm/amd/powerplay/smumgr/polaris10_smumgr.c | 37 +-
2 files changed, 1285 insertions(+), 9549 deletions(-)
diff --git a/drivers/gpu/drm/amd/powerplay/inc/polaris10_pwrvirus.h b/drivers/gpu/drm/amd/powerplay/inc/polaris10_pwrvirus.h
index 8edd3e7..6a53b7e 100644
--- a/drivers/gpu/drm/amd/powerplay/inc/polaris10_pwrvirus.h
+++ b/drivers/gpu/drm/amd/powerplay/inc/polaris10_pwrvirus.h
@@ -36,7 +36,16 @@ struct PWR_Command_Table {
typedef struct PWR_Command_Table PWR_Command_Table;
-static const PWR_Command_Table pwr_virus_table[] = {
+struct PWR_DFY_Section {
+ uint32_t dfy_cntl;
+ uint32_t dfy_addr_hi, dfy_addr_lo;
+ uint32_t dfy_size;
+ uint32_t dfy_data[];
+};
+
+typedef struct PWR_DFY_Section PWR_DFY_Section;
+
+static const PWR_Command_Table pwr_virus_table_pre[] = {
{ 0x00000000, mmRLC_CNTL },
{ 0x00000002, mmRLC_SRM_CNTL },
{ 0x15000000, mmCP_ME_CNTL },
@@ -242,9544 +251,1254 @@ static const PWR_Command_Table pwr_virus_table[] = {
{ 0x000f016a, mmCP_HYP_MEC2_UCODE_DATA },
{ 0x000f016a, mmCP_HYP_MEC2_UCODE_DATA },
{ 0x000f016a, mmCP_HYP_MEC2_UCODE_DATA },
- { 0x80000004, mmCP_DFY_CNTL },
- { 0x000000b4, mmCP_DFY_ADDR_HI },
- { 0x540fe800, mmCP_DFY_ADDR_LO },
- { 0x7e000200, mmCP_DFY_DATA_0 },
- { 0x7e020201, mmCP_DFY_DATA_0 },
- { 0x7e040204, mmCP_DFY_DATA_0 },
- { 0x7e060205, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
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- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
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- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
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- { 0x0a0a0303, mmCP_DFY_DATA_0 },
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- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
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- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
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- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
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- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
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- { 0x0a0a0701, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080500, mmCP_DFY_DATA_0 },
- { 0x0a0a0303, mmCP_DFY_DATA_0 },
- { 0x0a080102, mmCP_DFY_DATA_0 },
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- { 0x0a0a0701, mmCP_DFY_DATA_0 },
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+ 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000,
+ 0x54117b00, 0x000000b4, 0x00000000, 0x00000000, 0x00005301, 0x00000000, 0x00000000, 0x00000000,
+ 0xb4540fef, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x540fee20, 0x000000b4, 0x00000000,
+ 0x00000000, 0x08000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000,
+ 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000,
+ 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000,
+ 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000,
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+ 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000,
+ 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000,
+ 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000,
+ },
+ .dfy_size = 1024
+};
+
+static const PWR_Command_Table pwr_virus_table_post[] = {
{ 0x00000000, mmCP_MEC_CNTL },
{ 0x00000000, mmCP_MEC_CNTL },
{ 0x00000004, mmSRBM_GFX_CNTL },
diff --git a/drivers/gpu/drm/amd/powerplay/smumgr/polaris10_smumgr.c b/drivers/gpu/drm/amd/powerplay/smumgr/polaris10_smumgr.c
index f039320..61ee628 100644
--- a/drivers/gpu/drm/amd/powerplay/smumgr/polaris10_smumgr.c
+++ b/drivers/gpu/drm/amd/powerplay/smumgr/polaris10_smumgr.c
@@ -60,27 +60,44 @@ static const SMU74_Discrete_GraphicsLevel avfs_graphics_level_polaris10[8] = {
static const SMU74_Discrete_MemoryLevel avfs_memory_level_polaris10 = {
0x100ea446, 0, 0x30750000, 0x01, 0x01, 0x01, 0x00, 0x00, 0x64, 0x00, 0x00, 0x1f00, 0x00, 0x00};
-static int polaris10_setup_pwr_virus(struct pp_hwmgr *hwmgr)
+static void execute_pwr_table(struct pp_hwmgr *hwmgr, const PWR_Command_Table *pvirus, int size)
{
int i;
- int result = -EINVAL;
uint32_t reg, data;
- const PWR_Command_Table *pvirus = pwr_virus_table;
-
- for (i = 0; i < ARRAY_SIZE(pwr_virus_table); i++) {
+ for (i = 0; i < size; i++) {
reg = pvirus->reg;
data = pvirus->data;
- if (reg != 0xffffffff) {
+ if (reg != 0xffffffff)
cgs_write_register(hwmgr->device, reg, data);
- } else {
- result = 0;
+ else
break;
- }
pvirus++;
}
+}
- return result;
+static void execute_pwr_dfy_table(struct pp_hwmgr *hwmgr, const PWR_DFY_Section *section)
+{
+ int i;
+ cgs_write_register(hwmgr->device, mmCP_DFY_CNTL, section->dfy_cntl);
+ cgs_write_register(hwmgr->device, mmCP_DFY_ADDR_HI, section->dfy_addr_hi);
+ cgs_write_register(hwmgr->device, mmCP_DFY_ADDR_LO, section->dfy_addr_lo);
+ for (i = 0; i < section->dfy_size; i++)
+ cgs_write_register(hwmgr->device, mmCP_DFY_DATA_0, section->dfy_data[i]);
+}
+
+static int polaris10_setup_pwr_virus(struct pp_hwmgr *hwmgr)
+{
+ execute_pwr_table(hwmgr, pwr_virus_table_pre, ARRAY_SIZE(pwr_virus_table_pre));
+ execute_pwr_dfy_table(hwmgr, &pwr_virus_section1);
+ execute_pwr_dfy_table(hwmgr, &pwr_virus_section2);
+ execute_pwr_dfy_table(hwmgr, &pwr_virus_section3);
+ execute_pwr_dfy_table(hwmgr, &pwr_virus_section4);
+ execute_pwr_dfy_table(hwmgr, &pwr_virus_section5);
+ execute_pwr_dfy_table(hwmgr, &pwr_virus_section6);
+ execute_pwr_table(hwmgr, pwr_virus_table_post, ARRAY_SIZE(pwr_virus_table_post));
+
+ return 0;
}
static int polaris10_perform_btc(struct pp_hwmgr *hwmgr)
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2.7.4
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